TSMCの5nmは2020年上半期に登場予定

TSMCの5ナノメートルプロセスである「N5」は、2020年前半に大量生産に向けて順調に進んでいると、TSMCの先進技術担当シニアディレクターGeoffrey Yeapは昨年12月にサンフランシスコで開催されたIEEE International Electron Device Meetingでエンジニアに語りました。

吉田拓史 23 3月 2020

N5は、他のハイエンドシステムの中でもiPhone X プロセッサーA13 Bionicを製造するために使用される同社の7ナノメートルプロセスと比較して、15％高速または30％電力効率の高いデバイスにつながる、とTSMCは説明します。Yeapによると、前のプロセスの1.84倍のロジックを生成し、わずか0.021平方マイクロメートルのSRAMセルを生成します。

現在、最初の顧客は一定のリスクを織り込んでいます。Yeapは、初期の平均SRAMの歩留まりは約80パーセントであり、N5の歩留まり改善は他の最近のプロセス導入よりも速い、と報告しました。

歩留まりの改善の一部は、極端紫外線リソグラフィ（EUV）の使用によってなされる可能性があります。N5は、EUVを中心に設計された最初のTSMCプロセスです。前世代は、まず確立された193ナノメートルの液浸リソグラフィを使用して最初に開発され、次にEUVが導入され、最も製造の困難な部分が新しいテクノロジで作成されるようになりました。193ナノメートルの代わりに13.5ナノメートルの光を使用するため、EUVは、193ナノメートルの光を使用する3つ以上のステップと比較して、1つのステップでチップの特性を定義できます。10層以上のEUV層を備えたN5は、その前世代よりも少ないフォトリソグラフィマスクを使用します。