インテルの積層型ナノシートトランジスタはムーアの法則の次のステップか

Intelの研究者らは12月にチップの3次元集積化に関する論文を2本発表した。Intelの半導体製造部門は近年、微細化に苦戦しており、この3次元IC積層技術がムーアの法則を持続させるための解決策と考えられている。

IEEE International Electron Devices Meeting（IEDM）で発表されたIntelからの論文の1つは、ナノシートFETと呼ばれるより従来のゲート・オールアラウンド・トランジスタ技術について述べている。もう1つの論文は、次世代のNMOS-on-PMOS ナノリボントランジスタ技術に関するものである。

現在の最先端のトランジスタタイプであるfinFETは、フィンの3辺のそれぞれにゲートを実装することで電流の制御を実現するという、小さな3次元のような構造をしている。現在のfinFETは、フィン幅が5nmを超えると寿命が尽きると予想されている。

そうなると、ゲート・オールアラウンドFETという新しいタイプのトランジスタが必要になる。ゲート・オールアラウンド型トランジスタは、フィンFETからの進化形であり、フィンFETよりも高性能である。

チップメーカーは、ナノシートFETと呼ばれるゲート・オールアラウンド技術の1つのタイプを開発している。Samsungは3nmノード向けのナノシートFETを開発しているが、TSMCは2nm向けに同様の構造を目指している。Intelは、この分野での計画を公には発表してこなかった。

ナノシートFETは、基本的にはフィンFETの側面にゲートを巻いたものである。ナノシートは、いくつかの分離した薄いシートで構成されており、それらは垂直に積層されている。各シートはチャネルを構成している。

各シートの周囲をゲートが取り囲み、ゲート・オールアラウンド・トランジスタを形成している。理論的には、ナノシートFETは、電流の制御が構造体の4面で行われるため、リークが少なく、より高い性能が得られる。

その後、2nm以降では、相補型FET（CFET）と呼ばれる同様の構造が開発されている。Intelでは、このデバイスをナノリボントランジスタと呼んでいる。

Intelでは、このデバイスをナノリボントランジスタと呼んでいる。Intelは、3D積層CMOSナノリボンインバータを考案し、2Dデバイスと比較して50%の面積スケーリング効果を達成することができるという。ナノリボンの幅は約13nm、NR間の間隔は9nmで、トップNMOSからボトムPMOSまでの間隔は50nmだとIntelは述べている。

「このアーキテクチャは（中略）、異なる導電性タイプのナノリボンを構築することができ、トップとボトムの両方のナノリボンに対してしきい値電圧の調整を行うことができる」と、IntelのC.Y. Huangはこの技術についてのアブストラクトで述べている。

他の研究機関も積層型ナノシート設計を追求している。ベルギーの研究機関であるImecは、CFETの概念を開拓し、昨年6月のIEEE VLSI Symposiaでその構成を報告した。しかし、Imecのコンポーネントは、完全にナノシートトランジスタで作られていたわけではない。その代わり、下の層はFinFET、上の層は1枚のナノシートで構成されていた。台湾の研究者は、PMOSとNMOSをそれぞれ1枚のナノシートで構成したCFET構造の製造を報告している。これに対し、Intelの回路は、3ナノシートのPMOSの上に2ナノシートのNMOSを重ねたもので、積層が必要になる頃には、この方がデバイスの外観に近いと思われる。

参考文献

1. Huang et al. 3-D Self-Aligned Stacked NMOS-on-PMOS Nanoribbon Transistors for Continued Moore's Law Scaling. Dec, 2020. Intel.
2. Thomas, Stuart. Gate-all-around transistors stack up. Nature Electronics. Dec, 2020. https://doi.org/10.1038/s41928-020-00517-1
3. Samuel K. Moore. Intel’s Stacked Nanosheet Transistors Could Be the Next Step in Moore’s Law. Dec, 2020. IEEE Spectrum.

Photo: "Intel Inside"by JiahuiH is licensed under CC BY-SA 2.0